11月13日，TSMC China OIP Ecosystem Forum 在北京隆重召开，晟联科作为TSMC重要IP合作伙伴，亮相生态系统研讨会现场。在展台上，晟联科展出了高速接口IP组合方案，重点展示了经过硅验证的16G UCIe IP解决方案，该方案连接至示波器，展现出优异的眼图，性能超出预期，吸引了现场观众的驻足。

16G UCIe IP 方案精彩亮相，观众驻足打卡

16G UCIe IP 解决方案，这是一款面向高性能计算、数据中心、CPU、Accelerator等应用场景的低功耗、低延迟芯粒间（Die-to-Die）互联的多速率UCIe IP。

▲晟联科16G UCIe 6颗粒互联实现

晟联科16G UCIe 严格遵守UCIe 1.1/2.0 标准规范，提供丰富测试和监控功能，包括Debug测试、CP/FT测试、错误注入、实时眼图扫描、多种Loopback模式。采用APB/I2C/JTAG的控制访问端口，可配置为单模块，双模块或四模块，此外还支持x2 Stack以进一步提升边缘带宽密度。

▲ 16G UCIe 优异的眼图展示

晟联科16条通道的RX 2D眼图完全打开

16G UCIe IP 方案关键性能

· 低延时（ FDI-to-FDI ），有利于延迟敏感型的应用场景

· 超低功耗，便于芯片整体功耗优化

· 协议层支持CXS/AXI/CHI，方便实现无缝的片上网络（NoC）集成

· 支持标准封装和先进封装

· 三维去偏移单元提供了2个UI的扫描范围，提高系统集成的灵活性

· 支持CRC/Retry 机制的D2D适配层，提供了具有错误处理机制的低延迟数据路径，可实现1e-27的比特误码率（BER）

· 灵活支持东西向和南北向的设计布局，便于芯片的整体系统集成设计

· 提供高度灵活的配置模式，支持单模块，双模块或四模块配置，分别实现具有 x16、x32或x64配置，此外再结合x2 Stack功能可实现边缘带宽密度的翻倍提升

▲ 观众对16G UCIe 表现出强烈兴趣

高速接口IP组合齐亮相，共探新发展

除了16G UCIe IP方案的展示外，晟联科还在展台现场展出32G UCIe，112G SerDes及PCIe 6.0，与合作伙伴和现场客户共同探讨高速接口IP在数据中心、高性能计算、Accelerator、CPU等应用场景的未来发展趋势和解决方案。

112G SerDes IP 方案关键性能

超长传输距离：高插入损耗信道下优异的BER性能

灵活可配：不同距离下实现最优的功耗和延迟

可靠性：优秀的pre和post-FEC误码率，经过多代硅验证

从铜缆到光纤：支持IEEE802.3bj/cd/ck、InfiniBand EDR、OIF CEI-112G-LR/MR/XSR

PCIe 6.0 IP 方案关键性能

长距离：高插入损耗信道下可靠的传输

优异性能：低功耗，低延时，面积小

可靠性：PAM4 DSP PHY技术历经十多年技术架构演进，保障PCIe 6.0 IP的高可靠性

PIPE v6.1：支持PIPE v6.1，与PCIe controller、CXL控制器兼容

此次参加TSMC China OIP生态系统论坛，晟联科不仅带来了最新的高速接口IP方案，更是向行业伙伴展示作为领先者的先进技术实力。期待与来自全球的合作伙伴、行业专家深入交流，为客户提供高效稳定、低功耗、高带宽的高速接口IP方案，携手推动高速IP方案迈上新的台阶。

接口双模块晟联科眼图硅验证发布于：上海市声明：该文观点仅代表作者本人，搜狐号系信息发布平台，搜狐仅提供信息存储空间服务。